嗨, 我叫周敬倫

畢業於成功大學電機所
研究領域包含

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你好,我的名字叫

周敬倫 (Chou, Ching Lun)

畢業於成大電機碩士,組別為VLSI/CAD組,研究領域包含設計硬體架構和3D影像處理。與合作團隊共同開發3D影像處理演算法並實現在FPGA板上是我的研究任務。硬體與軟體在設計思維上有所不同,因此我們溝通協調出適合雙方的規格,進行更明確的分工以提高產品開發的效率和品質。從大三至碩二,每年我都會主動參與全國數位IC設計競賽,並在2015年入選決賽。我從研究和比賽中學習並熟悉數位IC設計,畢業前開發了一套全新的3D深度資訊生成系統,時脈最快可達160 MHz,並提供解析度1920×1080、每秒60張且深度搜尋範圍為64層之處理速度。

除了專業領域以外,我也重視語言能力,尤其是英文。在學期間每周固定與外籍老師練習英文口說,畢業後更養成每天聽CNN 10、Talk show或TED Talk的習慣。使用英文可以獲得更多的學習管道,讓自己能在空閒時間自主學習更多知識。例如我在服役期間自學Web Code,建立個人部落格分享所見所學。迄今共發佈六篇文章,在兩個月內總點閱破萬次。我曾擔任電路學實驗助教,在上課程中我訓練出能有效表達想法給眾人的能力,細心負責的態度更讓我獲頒電路學實驗優良助教獎。我也曾是數個社團組織中的重要幹部,與不同領域的人共事過各式活動,從中培養出隨和的個性和冷靜應對的能力。

我正面積極、學習能力強、細心負責、獨立也重視團隊合作。我不怕困難與壓力,征服困境是刺激自己不斷成長與進步的原動力,因此任何能夠提升自我以及獲取實務經驗的挑戰,我都很樂於接受與面對。


學歷
國立成功大學

電機系學士

2010.09 - 2014.06

國立成功大學

電機系碩士(VLSI/CAD)

2014.09 - 2016.08


經歷
課程助理

成大外文系

2014.10 - 2015.09

課程助理

成大電機系

2016.02 - 2016.06

Mr.Joker Blogger

個人部落格

2017.03 - 迄今


技能
影像處裡
普通
Verilog
熟悉
FPGA
熟悉
System design
普通

研究論文

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用於3D彩圖置中景深包裝之雙優化立體匹配法及其VLSI實現

本論文提出一種用於3D彩圖置中景深包裝之雙優化立體匹配法的系統。傳統的深度後處理方法只進行了左右檢測,因此無法有效地檢測出所有的匹配錯誤,為了提升深度資訊的精確度,本論文提出一優化檢測法,藉此標記出大量的匹配錯誤,以提升深度資訊的準確性;此外,由於近年來最新提出的彩圖置中景深包裝格式目前尚未發展出與其相對應的硬體架構,因此,本論文針對彩圖置中景深包裝格式進行硬體架構的設計,同時將其與本文提出的雙優化立體匹配法之硬體架構進行結合。

專題報告

DIBR 3D立體匹配影像生成

深入了解並比較DIBR與傳統3D影像生成法之原理

Super Resolution無失真影像放大演算法

深入了解並比較多種影像內插放大演算法

Pipeline CPU 實現

使用EDA Cloud實作並合成出基本Pipeline CPU

活動紀錄

2017 多益成績單


2017 電路學實驗優良助教獎


2016 TJCAS 最佳海報獎


2015 Logic Synthesis with Design Compiler 上課證明


2015 入選全國IC設計競賽決賽


2014 教學助理研習營修習證明


2012 2nd KNC 大高雄跨領域體驗營 感謝狀